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Für mich ist eine solche Änderung des Cache Subsystems und Core-Organisation schon eine Architektur-Änderung. Nicht die des Cores aber die der CPU. Skylake-X mit Mesh anstatt Ring ist da irgendwie eine Anomalie. Nur veränderte Cache-Grössen sind eher Design-Anpassungen anstatt Architekturänderungen.
Zum 8C CCX und 32+ MB L3 Cache:
Evtl. ist das gleichzeitig eine Vorbereitung / ein Vorspuren für Zen 4 mit 4x SMT. Die zusätzlichen Threads sehen den zusätzlichen Cache sicher gerne. Dazu noch verdoppelter L1/L2 (was in 5nm drin liegen sollte) und ein paar Erweiterungen der kritischen Dinge wie uOp-Cache usw. und die Threads sollten ganz gut skalieren. Vor allem Datenbanken werden stark profitieren, da ist ja heute schon zum Teil >70% Scaling mit 2x SMT zu sehen. Und was ist im Zeitalter von Cloud, Industrie 4.0 und Big Data immer wichtiger? Datenbanken & deren effizientes Handling
Bringt man also mehr Cache, gibt das einen besseren & fliessenden Übergang anstatt plötzlich "zu viel" Cache zu haben. Benötigt man 4x SMT nicht, ist es wohl ein leichtes das auf 2x SMT zu begrenzen.
Quelle: https://www.forum-3dcenter.org/vbulletin/showthread.php?p=12112330#post12112330
Scott Aylor, AMD's global vice president and general manager of server business wurde auf AMD's zweiten Greater China Partner Summit in Beijing interviewt.
translate.google.com/...//news.mydrivers.com/1/651/651090.htm
Zusammenfassung:
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