AMD präsentiert Hammer-CPU

Die Hammer-Prozessoren unterscheiden sich von den derzeitig üblichen Prozessoren durch ihre x86-64-Erweiterungen. Sie können 32-Bit-Anwendungen ausführen, und zusätzlich 64-Bit-Programme laufen lassen - wenn die neuen Register von der Software angesprochen werden. Damit geht AMD einen anderen Weg als Intel, wo man bislang entweder reine 32-Bit-CPUs wie die Pentium-Familie oder reine 64-Bit-CPUs wie den Itanium anbietet.

Der große Vorteil für AMD ist die universelle Einsetzbarkeit: Die Hammer-CPUs können beides, und so können sich die Anwender entspannt zurücklehnen und auf die kommende Unterstützung von 64-Bit-Applikationen warten. Gerüchten zufolge zeigte sich Intel erschrocken über dieses Konzept und entwickelt nun selbst unter dem Codenamen "Yamhill" eine eigene 32-Bit-/64-Bit-CPU - eventuell sogar ebenfalls mit AMDs x86-64-Erweiterungen, die man von AMD im Tausch gegen Lizenzen für die SSE2-Erweiterungen erworben haben könnte.

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Hat RD-RAM bei Intel noch eine Zukunft?
Mittwoch, den 27.02.02 12:51  

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Intel wird zumindest 2002 weiterhin auf RD-RAM als High-Performance Speicher setzen, gerade auch durch die für den Pentium4 wichtige Erhöhung auf eine Bandbreite von 4,2 GByte / Sek.

RD-RAM in der Zukunft

Jedoch hält sich Intel alle Wege offen, später auch ohne RD-RAM leben zu können, denn man sieht die Notwendigkeit, eine einheitliche Speicherbasis zu nutzen.

Und so konnte Abid Ahmad, bei Intel für den Speicher zuständig, nicht versprechen, dass RD-RAM über 2002 hinaus bei Intel eine wichtige Rolle spielen wird.

Samsung hingegen hat bereits bis 2005 die breite Unterstützung von RD-RAM angekündigt. Jedoch ist Samsung dabei nicht zwangsläufig auf Intel angewiesen, viele teure Netzwerkprodukte und auch die Playstation setzen auf den Speicher.

DDR-RAM als Alternative

Intel untersucht derzeit den PC2700 DDR-RAM, ob sich dieser für eine einheitliche Speicherplattform im Jahr 2003 eignen. Intel und Samsung rechnen erst 2003 mit einer starken Verbreitung des neuen Speichers.

Gleichzeitig hat Intel jedoch angedeutet, dass es im Jahr 2004 eindeutig hin zu DDR-II gehen wird. Ab 2004 scheint RD-RAM daher schlechte Karten zu haben, denn dann bietet DDR-II mit DDR400 und DDR533 ebenfalls eine gute Bandbreite. Zudem wird es für Server ebenfalls größere Speichermodule geben.

Daneben arbeiten Intel und Samsung derzeit an Quad-Band Speicher, wie er bereits vor einigen Monaten diskutiert wurde. Beide Firmen scheinen sich jedoch darüber einig zu sein, dass dies vorerst ein Nischenprodukt bleiben wird.
(amo)

Zudem soll der 3GIO nach und nach auch im Desktop-Segment Einzug halten. Mit kostengünstigen Chips wird Intel auch diesen Bereich mit der neuen High-Speed Verbindung ausstatten.

Coole 4 GHz

Und um zu beweisen, dass 4 GHz tatsächlich möglich sind, hat Intel per Videoeinspielung einen Prozessor bei 4 GHz gezeigt. Unklar ist jedoch, ob die Einspielung live erfolgte oder ob es ein voraufgezeichnetes Video war. Immerhin konnte man einen Pentium4 mit 4 GHz Takt und Wasserkühlung sehen.

Der Prozessor soll in der zweiten Jahreshälfte 2003 auf den Markt kommen. Ob bis dahin jedoch 4 GHz ausreichen werden muss sich noch zeigen, denn AMDs Hammer könnte zu diesem Zeitpunkt diese Schwelle ebenfalls durchbrochen haben. Vielleicht fällt dann doch das Stichwort Yamhill.
(amo)

Die komplette Architektur des Hammer lässt sich in fünf Funktionsblöcke aufteilen: Prozessor-Core, L1-Daten- und Befehls-Cache, L2-Cache,  DDR-Memory-Controller sowie das  HyperTransport-Interface. AMDs Hammer ist zudem multiprozessorfähig und verfügt über eine entsprechende Controller-Logik.

Der Hammer-Core bietet neun Ausführungseinheiten für Integer- und Floating-Point-Operationen. Darin ist eine  SSE2-kompatible Einheit enthalten. Gefüttert werden die Ausführungseinheiten über drei unabhängige Befehlsdecoder-Pipes, die in den Schedulern enden.

[63 kByte]   Hammer-Core: Neun Ausführungseinheiten warten auf Befehle. Die Floating-Point-Units beherrschen SSE2.  

Drei davon können je acht Einträge puffern und bedienen die sechs Integer-Units. Die drei Fließkomma-Einheiten versorgt ein 36 Einträge fassender vierter Scheduler.

Pipeline mit 32 Stufen

Beim Hammer setzt AMD auf eine mit 32 Stufen sehr tief ausgeführte  Pipeline, in der Cache- und Speicherzugriffe enthalten sind. Die Basis-Pipeline für die Befehlsdurchführung ist dabei zwölf Stufen tief. Insgesamt lässt sich die Hammer-Pipeline in vier Abschnitte mit den angegebenen Funktionen unterteilen:


  Stufe 1 bis 7: Fetch-Vorgang und Befehlsdekodierung
  Stufe 8 bis 12: Befehlsausführung
  Stufe 13 bis 19: L2-Pipeline
  Stufe 20 bis 32: DRAM-Zugriffe


Die ersten zwölf Pipeline-Stufen führt der Hammer innerhalb einer Nanosekunde aus. Diese Zeitangabe basiert auf einer  CPU-Taktfrequenz von 2 GHz. Genaue Angaben zu den Taktfrequenzen der ersten Hammer-Prozessoren machte  AMD jedoch nicht. Nach den Timing-Angaben zu schließen kann man aber von einem Takt von 2 GHz ausgehen.

[7 kByte]   Hammer-Pipeline: Die insgesamt 32 Stufen gliedern sich in Fetch, Execution, L2-Cache und Speicherzugriff.  

Für den L1-Cache gibt AMD eine Größe von je 64 KByte für Befehle und Daten an. Der 16fach assoziative L2-Cache kann bis zu 1 MByte groß sein.

[51 kByte]   Large-Workload-TLBs: Die TLBs des Hammer können über 1000 Einträge gleichzeitig fassen.  

Großzügig sind die  TLBs ausgefallen: Der L1-Daten- und Befehls-TLB fasst je 40 Einträge und ist voll assoziativ ausgelegt. Die 4fach-assoziativen L2-TLBs können je 512 Einträge aufnehmen

Integriertes Speicher-Interface


AMD hat dem Hammer mit seiner  Northbridge-Funktionalität einen integrierten Memory-Controller spendiert. Der Vorteil der Integration sind die geringeren Latenzzeiten bei Zugriffen auf Speicher, da der Umweg über eine "klassische" externe Northbridge umgangen wird. Durch den integrierten Memory-Controller steigt in Multiprozessor-Systemen auch der maximale Speicherausbau, weil jede CPU einen eigenen lokalen Speicher ansteuert. Untereinander tauschen die CPUs Daten via HyperTransport aus.

Der Memory-Controller des Hammer unterstützt ausschließlich  DDR-SDRAM auf PC200-, PC266- sowie den bereits verfügbaren PC333-Modulen. Dabei können die  DIMMs ungepuffert oder registered sein.

Das Interface des Memory-Controller bietet eine Datenbreite von 64 oder 128 Bit. Beim 128-Bit-Interface lassen sich bis zu acht registered DIMMs ohne zusätzliche Hardware direkt ansteuern. Support von Chipkill  ECC ist vorhanden.

Betriebsmodi des Hammer


Die x86-64-Architektur von AMDs Hammer erweitert den x86-Standard um einen Long Mode getauften Modus. Über das globale Kontroll-Bit LMA (Long Mode Active) wird festgelegt, ob der Prozessor im 64-Bit-Modus arbeiten soll. Steht das LMA-Bit auf 0, verhält sich die Hammer-CPU wie ein normaler x86-Prozessor. Die CPU befindet sich dann im so genannten Legacy Mode und ist voll kompatibel zu vorhandenen 16- und 32-Bit-Betriebssystemen und -Anwendungen. Die 64-Bit-Features des Hammer sind komplett deaktiviert.

[31 kByte]   Register-Ausbau: Die x86-64-Architektur des Hammer erweitert die 32-Bit-Register der IA32-Prozessoren auf 64 Bit.  

Der Long Mode der x86-64-Technologie (LMA = 1) beinhaltet zwei Untermodi: den 64-Bit-Mode und einen Compatibility Mode. Diese beiden Prozessorzustände werden über zwei weitere Flags gewählt: Der CS-Descriptor legt fest, ob Anwendungen in der 64-Bit-Umgebung im Compatibility Mode mit 16 oder 32 Bit laufen oder den 64-Bit-Mode nutzen.

Im 64-Bit-Mode bietet der Hammer folgende neue Features:

  64-Bit-Adressraum
  Register-Erweiterung der acht GPRs auf 64 Bit durch das Präfix R
  Zusätzlich acht neue GPRs R8 bis R15
  Acht neue 128-Bit-SSE-Register XMM8 bis XMM15
  64-Bit-Befehlszeiger (RIP)
  Relative Datenadressierung mit 64-Bit-Offset


Beim Hammer hat AMD die Zahl der allgemeinen Register (GPRs) verdoppelt. Für 64-Bit-Berechnungen stehen die über das R-Präfix erweiterten ersten acht Register (RAX bis RSP) sowie die acht neuen Register R8 bis R15 zur Verfügung. Für Fließkomma-Berechnungen wurden außerdem die 128 Bit breiten  SSE-Register mit XMM8 bis XMM15 verdoppelt. Diese sind nun SSE2-kompatibel.

Der Compatibility Mode des Hammer-Prozessors erlaubt unter 64-Bit-Betriebssystemen eine binäre Kompatibilität mit vorhandenen 16- und 32-Bit-Anwendungen. Die Programme müssen somit nicht neu kompiliert werden. Den 64-Bit großen Adressraum des Betriebssystems können diese Anwendungen aber nicht nutzen, sie bleiben auf 4 GByte beschränkt. Der Compatibility Mode wird dabei wie der 64-Bit-Mode vom Betriebssystem aktiviert.

HyperTransport-Interface


Bei HyperTransport handelt es sich um eine High-Speed-Verbindung für integrierte Schaltungen. Die  HyperTransport-Technologie ist skalierbar und universell ausgelegt, um die Zahl unterschiedlicher Bussysteme innerhalb eines Systems zu verringern. Dabei kann AMDs neuer Bus I/O-Bausteine verbinden oder als Bussystem zwischen den CPUs eines Multiprozessorsystems dienen. Der Hammer-Prozessor verfügt über ein HyperTransport-Interface.

[38 kByte]   Universell: HyperTransport (grüne Verbindungen) dient als Verbindung zur Peripherie oder zwischen Prozessoren. Auf dem Bild sehen Sie ein Vier-Wege-System.  

HyperTransport ist eine undirektionale Punkt-zu-Punkt-Verbindung. Für jede Datenrichtung gibt es somit eigene Signalleitungen. Die Datenbreite von HyperTransport ist dabei variabel: Sie kann in beiden Richtungen jeweils 2, 4, 8, 16 oder 32 Bit betragen. Verschickt werden die Daten paketweise mit einer Größe von 4 bis 64 Bytes.

Die HyperTransport-Technologie basiert auf einem differenziellen Bussystem, wie es auch LVD- SCSI (Ultra80, Ultra160 und Ultra320) verwendet. Somit werden für jedes Bit zwei Leitungen benötigt, die jeweils das Signal und das inverse Signal transportieren. Der Vorteil dieser Technik: Für die Datenübertragung genügen geringe Signalpegel. Beim HyperTransport-Bus sind pro Bit vier Daten-Pins notwendig, um das Signal in beiden Richtungen zu übertragen. HyperTransport kommt in zwei Ausführungen als I/O-Verbindung HTIO und mit der Bezeichnung HT als Bussystem zwischen Prozessoren.

Bei einem Takt von 400 MHz kann HyperTransport I/O 800 MBit/s pro Pin jeweils in beiden Richtungen übertragen. Die Variante für den  CPU-Connect erlaubt Datenübertragungsraten von 1,6 GBit/s pro Pin. Ein 32 Bit breiter HyperTransport-CPU-Bus erreicht damit 6,4 GByte/s in jede Richtung. Bei dieser Busbreite sind dann allerdings schon 128 Daten-Pins erforderlich.

Nowonder